静态定时分析、时钟域与同步化设计

静态定时分析的基本方法是什么？时钟本身的不理想主要表现在哪些方面，在静态定时分析时是如何处理的？
Ans：静态定时分析的基本方法：
1、确定延迟路径起点：模块的输入脚、寄存器或触发器的时钟脚。
2、确定延迟路径的终点：模块的输出脚、寄存器或触发器的输入引脚。
3、任意两个存在直接或间接逻辑连接关系的起点和终点之间都可以构成一条延迟路径，对所有延迟路径的延迟量进行累加，最大延迟路径决定了系统的最高工作时钟频率。
不理想主要表现在时钟抖动上，这时候需要将最大时钟抖动参数作为延迟的一部分进行考虑。

在AFIFO的而设计中，为什么采用格雷码计数器？采用二进制计数器会存在哪些问题？
Ans：二进制计数器的数值增1可能会带来多个比特的翻转，所以经过同步器后的数值可能会有多种结果，这就使二进制计数器不适用于这类跨时钟域的场合。
格雷码每次累加操作后只有一个比特发生翻转。

当多个信号跨时钟域时，采用额外使能信号的方法为什么能有效解决数据的传递错误？具体实现时要注意哪些问题？
Ans：加入的额外信号可以按后建立、先撤除的顺序操作，在时钟域中先送出需要传递的数据，一个时钟之后额外信号有效，并保持两个时钟周期，以确保能被另一个时钟至少有效采样一次。两个时钟周期后，额外信号撤除，再经过一个周期之后data可以改为其他数值。
需要注意：在两边频率悬殊较大时，传送的效率较低。

某个电路有3个工作时钟clka,clkb,clkc，试参考时钟域划分原则，画出时钟域结构图。
Ans：图不好画，暂时不提供，抱歉。

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